ＳｙｓｔｅｍＶｅｒｉｌｏｇによるＦＰＧＡ／ディジタル回路設計入門 /小林和淑 寺澤真一 〓河武文
販売価格
3,300
円 （税込）
- 出荷目安：
- １～２営業日で出荷
たまるdポイント（通常） 30
※たまるdポイントはポイント支払を除く商品代金(税抜)の1％です。
dカードでお支払ならポイント3倍
- 商品情報
- レビュー
≪商品情報≫
著者名：小林和淑、寺澤真一、〓河武文
出版社名：オーム社
発行年月：2023年11月
判型：Ｂ５
ISBN：9784274231018
≪内容情報≫
SystemVerilogによる回路設計を実践的に解説
SystemVerilogによるFPGA/ASIC 設計方法を解説する入門書です。
SystemVerilogは、はデジタル回路設計のデファクトスタンダードであるVerilog HDLを拡張した言語で、検証に関する機能が強化されています。Verilog HDLは、ライバルであるVHDLに比べて比較的書きやすい言語といわれています。
本書は、若い技術者や学生向けに最近のSystemVerilogによるデジタル回路設計を解説するものです。FPGAへの実装やデジタル回路自体の基礎からSystemVerilogによるRISC V（リスク ファイブ）設計、Verilog HDLと比較しての注意点など、実践的な内容を解説しています。
著者名：小林和淑、寺澤真一、〓河武文
出版社名：オーム社
発行年月：2023年11月
判型：Ｂ５
ISBN：9784274231018
≪内容情報≫
SystemVerilogによる回路設計を実践的に解説
SystemVerilogによるFPGA/ASIC 設計方法を解説する入門書です。
SystemVerilogは、はデジタル回路設計のデファクトスタンダードであるVerilog HDLを拡張した言語で、検証に関する機能が強化されています。Verilog HDLは、ライバルであるVHDLに比べて比較的書きやすい言語といわれています。
本書は、若い技術者や学生向けに最近のSystemVerilogによるデジタル回路設計を解説するものです。FPGAへの実装やデジタル回路自体の基礎からSystemVerilogによるRISC V（リスク ファイブ）設計、Verilog HDLと比較しての注意点など、実践的な内容を解説しています。