System Verilogによる検証の基礎 /篠塚一也

[在庫なし]

販売価格
7,480
(税込)
送料無料
出荷目安:
1~2営業日で出荷
たまるdポイント(通常) 68

※たまるdポイントはポイント支払を除く商品代金(税抜)の1%です。

dカードでお支払ならポイント3倍
remove_shopping_cart在庫なし

  • 商品情報
  • レビュー
≪商品情報≫

著者名:篠塚一也
出版社名:森北出版
発行年月:2020年01月
判型:A5
ISBN:9784627851719


≪内容情報≫

SystemVerilogによるハードウェア検証技術を詳説!

検証に必要なSystemVerilogの基本知識をカバーしつつ、
ランダムスティミュラスの生成、ファンクショナルカバレッジ、
アサーション、さらにはUVMを利用した検証作業について、
膨大な言語仕様の中から重要ポイントをピックアップし、丁寧にひもときます。

コードの記述例も多数掲載。手を動かしながら読み進めることによって、
複雑かつ見落としやすい仕様を、実践的に身につけられるよう工夫されています。

検証作業に携わるエンジニア必読の1冊。

System Verilogによる検証の基礎 /篠塚一也のレビュー

投稿されたレビューは0件です。

この商品のカテゴリ

同カテゴリのおすすめ商品

別カテゴリのおすすめ商品

関連商品